Modul 2 Percobaan 2 Kondisi 6
1. Kondisi [kembali]
Rangkaian pada gambar menggunakan IC 74LS112 yang merupakan JK Flip-Flop, namun pada percobaan ini dikonfigurasikan sebagai T Flip-Flop dengan masukan tertentu. Switch B0 difungsikan sebagai sumber clock yang memberikan pulsa masukan ke flip-flop, sedangkan B1 dihubungkan ke input J dengan logika rendah (0) dan B2 dihubungkan ke input K dengan logika tinggi (1). Kondisi ini membuat flip-flop tidak lagi bekerja sebagai T Flip-Flop murni, melainkan mengikuti sifat JK Flip-Flop dengan kombinasi J=0 dan K=1. Sesuai tabel kebenaran JK Flip-Flop, ketika J=0 dan K=1, setiap kali ada pulsa clock masuk maka keluaran Q akan selalu direset menjadi logika rendah (0), sementara Q̅ otomatis berada pada logika tinggi (1). Hal ini dapat diamati pada LED keluaran, di mana LED H7 yang terhubung ke Q akan selalu mati, sedangkan LED H6 yang terhubung ke Q̅ akan menyala. Dengan demikian, prinsip kerja rangkaian pada kondisi ini adalah setiap kali clock diberikan melalui B0, flip-flop secara konsisten dipaksa masuk ke kondisi reset, sehingga tidak mengalami perubahan toggle. Rangkaian ini menunjukkan bahwa perilaku T Flip-Flop sangat dipengaruhi oleh nilai input J dan K, dan dalam kasus ini lebih berfungsi sebagai reset flip-flop daripada sebagai toggling flip-flop.
Komentar
Posting Komentar